Ein Verfahren zum Debugging von elektrischer Hardware. Die JTAG entwickelte ein Verfahren für den "Boundary Scan" zum Test elektrischer Bauelemente und Systeme auf korrekte Funktion über ein standardisiertes Interface.

Boundary Scan erlaubt es, über einen Test Access Port (TAP) einen Logik- oder Speicherbaustein mit Testsignalen zu versorgen. Die Signale bestehen aus Test Data In (TDI), Test Data Out (TDO), dem Test Mode Signal (TMS) und dem Test Clock Signal (TCK). TDI- und TDO-Daten werden über eine Schiebefunktion in die Eingangs-Scan-Zellen (Scankette) seriell ein- bzw. ausgeschoben. Wenn alle TDI-Daten eingetaktet sind, werden sie in die zu testende Schaltungsanordnung parallel ausgegeben. Das Antwort-Signal kann dann von den Ausgangs-Scan-Zellen erfasst werden und seriell durch den TAP-Bus ausgelesen werden. Die Scan-Zellen befinden sich meist an den I/O-Pins, welche dadurch umgangen werden können. Durch das Boundary-Scan-Prinzip vermeidet man das Kontaktieren einer grossen Anzahl von Pins und damit mögliche Kontaktfehler, und erreicht leicht (Teil-)Schaltungen im Inneren eines Chips. Meist wird eine Vielzahl von Scanketten parallel betrieben.

Der Standard JTAG149.1 legt die Spezifikationen des TAP-Busses sowie der Scan-Zellen fest. Dieser Standard wird durch den P1500 Standard zum Back-Plane-Testen ergänzt, um viele unterschiedliche Systeme in einer elektronischen Einheit über die selbe Schnittstelle zu testen. Inzwischen wird JTAG vermehrt auch zur Konfiguration von FPGAs verwendet.